[Silicon returns to Silicon Valley] 노드 이름이 실제 트랜지스터 크기를 반영하지 않는다

 

(Economist, Sep/16/2024)  Node names do not reflect actual transistor sizes

 

패트 겔싱어 인텔 CEO는 자사의 반도체 기술이 "앙스트롬 시대"에 진입했다고 자랑스럽게 이야기한다. 앙스트롬은 19세기 스웨덴 물리학자 안데르스 요나스 앙스트롬을 기리기 위해 명명된 다소 고전적인 단위로, 1nm의 10분의 1(0.1nm, 즉 10억 분의 1미터)에 해당한다. 인텔의 최신 칩의 "프로세스 노드"는 "20a"와 "18a"로 불리며, 이 접미사 A가 앙스트롬을 의미한다고 가정할 경우(인텔이 이를 명확히 언급하지는 않지만), 이는 약 2nm의 치수를 나타낼 수 있다. 한때 프로세스 노드는 트랜지스터의 게이트 길이와 거의 동의어로 사용되었다.

 

하지만 원자가 아홉 개 또는 열 개 정도의 너비인 트랜지스터를 상상하지 말라. 인텔이 최근 포기하고 18A에 집중하기로 결정한 "20A" 아키텍처의 트랜지스터는 약 14nm의 게이트 길이를 가지고 있다. 이는 140 앙스트롬(140Å)에 해당한다.

 

"20A" 노드의 140Å 게이트 길이는 널리 퍼진 트렌드의 한 예에 불과하다. 지난 10년 동안, 기업들이 마케팅에서 언급하는 치수와 칩의 실제 구조 치수 간의 차이가 커져왔다. 이러한 불일치는 업계에서 혼란을 초래할 수 있지만, 기술적 발전을 반영하는 방식으로도 볼 수 있다.

 

1970년대에는 프로세스 노드의 크기를 트랜지스터의 두 단자인 소스와 드레인 사이의 거리, 즉 게이트 길이로 간주했다. 실제로 이는 프로세스 노드가 칩의 "메탈 하프 피치"와도 같다는 의미였다. 하프 피치는 하나의 금속 선(데이터를 전송하는 연결선)의 끝과 다음 금속 선의 시작 사이의 거리의 절반을 나타내며, 대략적으로는 칩의 구성 요소 간의 거리의 절반을 의미한다.

 

 

1990년대 중반, 게이트 길이는 하프 피치보다 훨씬 더 빠르게 줄어들기 시작했다. 그러나 2000년대에는 전력 문제와 폐열 문제로 인해 게이트 길이 축소의 진전이 급격히 둔화되었다. 기업들이 언급하는 치수는 게이트 길이에 맞춰지고 나중에는 그 아래로 내려갔다. 마케팅 부서들은 공학적 제약과 관계없이 무어의 법칙을 준수하는 기업 시민이 되기로 했다.

 

이러한 접근은 어느 정도 정당화되었다. 이는 게이트가 전체 길이보다 작은 내부 구조를 개발하고 있었기 때문이다. 한때 인텔은 메탈 하프 피치가 40nm, 게이트 길이가 26nm, 핀펫 트랜지스터 내의 핀 너비가 8nm인 칩을 제작했다. 이 칩은 다소 임의적으로 "22nm"라고 불렸다.

 

업계의 대부분은 게이트 길이가 약 12nm, 메탈 피치가 14nm에서 바닥을 칠 것이라고 믿고 있다. 이는 ASML의 최상급 리소그래피 기계로 인쇄할 수 있는 최대 크기이다. 하지만 업계는 점점 더 작아지고 전적으로 개념적인 노드 크기와 관련된 기술 발전을 이야기하는 것을 포기할 수 없다. 2021년 인텔은 자사의 "10nm" 노드를 "인텔 7"로 브랜드 변경하며 "nm" 표기를 없앴다. TSMC는 3nm 및 현재 2nm 노드에 대해 이야기하며, 이는 인텔의 18A보다 더 발전된 기술이라고 주장한다. 3월에는 온라인 출판물인 zdNet이 삼성도 3nm 프로세스를 2nm로 브랜드 변경했다고 보도했다. 이러한 경량화의 수사는 계속 이어지고 있다.